この論文は、AIを使ってハードウェアとソフトウェアの共同設計（co-design）を自動化・実験するためのフレームワーク「CHIA」を紹介します。著者らは、複雑なAIを組み込んだ設計ワークフローを単なるスクリプトでつなぐのではなく、再利用可能で検証しやすい形で表現し、スケールして実行できるようにすることを狙っています。主な考え方は、設計フロー自体の構築と配備を第一級の目的にすることです。

CHIAでは、AIが関与する設計プロセスを「CHIAループ」と呼ぶ有向の循環グラフで表します。各ノードはチップ設計ツール、マイクロアーキテクチャシミュレータ、ソフトウェアビルド系、AIモデル、進化的コーディングエージェントなどを実行します。ライブラリには、Chipyard、gem5（シミュレータ）、ChampSim、FireSim、Hammer（商用ASIC設計ツール群への橋渡し）、Vivado、AlphaEvolve、AdaEvolveなど多くの既存ツール向けノード実装が含まれます。RTL（レジスタ転送レベル。回路設計を表す記述）やシミュレータの入出力を組み合わせやすくする設計です。

研究チームは、CHIAが「原理に基づいた実験」を可能にするための機能も用意しました。具体的には、AIモデルとハードウェアツールの間の分離、実行プロファイルの収集、フォールトトレランス（障害耐性）、および数百台規模の異種計算資源（CPU、FPGA、GPU、クラウドとオンプレミス混在）での信頼性の確保などです。これらは、大規模な自動探索や並列試行を行う際に重要だと論文は述べています。

論文は五つの事例（CHIAループ）を示して本フレームワークを実証しています。例としては、RTLとgem5シミュレータの自動整合、LLM（大規模言語モデル）を使ったマイクロアーキテクチャ機能のRTL実装、IPC（1サイクル当たりの命令数：instructions per cycle）を意識したクリティカルパス最適化、進化的探索によるアーキテクチャ発見、そしてGitHubの問題をエージェントが修正するワークフローが挙げられます。報告されている成果の一部は次の通りです（論文中の数値をそのまま記載します）：エージェントが作成したRTLは、RISC‑Vシステムオンチップ上のアウト・オブ・オーダー（順序外）スーパー・スケーラ・マイクロプロセッサでSPEC CPU2006ベンチマーク群の250億（25+兆）命令以上を正しく実行した、とされています。ほかに、gem5モデルの精度を40%から97.2%へ改善した例や、特定の命令拡張で5.6%や3.8%の高速化、あるいは2.03倍の動作周波数向上といった改善の報告があります。さらに、CIRCTプロジェクトのGitHub問題を約45分で自動的にトリアージして高品質なプルリクエストにした事例も示されています。

なぜ重要かというと、従来はAIを用いた設計実験が小規模で孤立した場面に限られてきました。CHIAはその障壁を下げ、ユーザーが複雑なAI駆動設計フローを再現可能に作り、検証や比較をしやすくすることを目的としています。これにより、複数のツールやAI技法を組み合わせた研究が効率よく行えるようになります。論文はCHIAを近くオープンソース化すると述べており、コミュニティでの発展を期待しています。

重要な注意点も明示されています。示された五つの事例は網羅的な検証ではなく、あくまで例示的なデモンストレーションです。AIエージェントを用いる設計には検証と妥当性確認が不可欠であり、元のワークフローをただ結び付けるだけの「やっつけ」スクリプトではスケールや信頼性の問題が生じるため、CHIAはそれらを解決するための仕組みを持つと主張しています。また、エージェントの振る舞いの制御や評価のために、さらなる手法と評価指標の整備が必要だと論文は述べています。