チップ端面を立体化して複数チャネルを狙う「体積エバネッセント端面結合」—シミュレーションで高効率を示す単一チャネル設計
何が新しいかを短く言うと、研究者たちはチップの端面を三次元に加工して、光ファイバーとチップを面ではなく領域で結合する新しい方式を示しました。これにより、従来の端面結合のように波長帯域が広く損失が少ない利点を残しつつ、チャネル配置を一列に限らない道を開こうとしています。論文はまず単一チャネルの設計と数値シミュレーションで原理を示しています。
研究者たちが行ったことは、シリコン基板を化学的に斜めに刻んでできる54.7°の側面を持つ空洞を使い、そこでの全反射(TIR)に伴う「エバネッセント場」を使って光を波長導波路に渡す設計を示した点です。導波路は埋め込み酸化膜(BOX: buried oxide)の上に置かれ、そのBOXをくさび状(ウェッジ)にして側面との隙間を変化させます。有限差分時間領域法(FDTD)によるシミュレーションでは、1550 nmでピーク結合効率88%(−0.56 dB)、1 dB帯域幅は86.45 nmでCバンドをカバーする結果が得られました。
仕組みを平易に言うと、光が刻まれた側面で全反射するとき、その表面の外側には弱い場(エバネッセント場)が伸びます。導波路をその近くに置くと、その弱い場と導波路のモードが重なり合い、光が導波路に移ります。BOXのくさび形状で側面との距離を変えると、結合の強さが長さ方向に変わり、出てくる光の形をファイバーモードのガウス形状に合わせられます。論文はこの「空間的な結合プロファイル形成(アポダイゼーション)」が効率向上に寄与すると説明しています。
この考え方が重要な理由は二つあります。ひとつは従来の端面結合がチップ周辺の一列にしかファイバーを並べられないため、将来の数百〜千チャネル規模への拡張で制約となる点を解く可能性があることです。もうひとつは、表面からの結合(グレーティングなど)が配線や金属層と競合するのに対し、本方式はチップの周辺(端面)を使うためトップ面を電気配線や熱制御に残せる点です。設計は垂直方向の位置ずれ許容およそ±2 µm、横方向の弱い感度で最大5 µmまでのオフセットに耐えること、角度では±0.8°で1 dB許容という実用を見込める性能も示しました。さらに、反射光を使った位置合わせ信号の取得案も示されており、多心ファイバー(multicore fiber)を扱う際の調整負担を減らす可能性があります。
ただし重要な制約もあります。本成果は主に数値シミュレーションによる示唆であり、実際の試作や量産工程での実証はこれからです。特にBOXを連続的なくさび形にするなどの微細な三次元構造は製造上の課題が残ります。加えて今回示されたのは単一チャネルの試案であり、多チャネル化や多心ファイバーとの実装で新たな問題が出る可能性があります。論文はこれらを踏まえて、体積的に広げた端面結合が将来の拡張性を提供し得ることを示す初めの一歩として位置付けています。